0 引 言
数字下变频（Digital Down Conversion,DDC）是连通模拟信号和数字处理链路的重要桥梁，通过将中频采样信号搬移至零频附近的基带信号，经过抽取滤波等处理，降低信号采样率，从而减轻后续数字信号处理的负担［1］。因此，数字下变频的工作速率限制了系统的采样率［2］。
对雷达系统的分辨率要求在不断提高，信号的瞬时带宽越来越大，这对于系统的采样率需求越来越严苛。随着高速采样转换A/D器件的发展，接收系统越来越趋向于射频前端，高中频采样甚至射频直采已经实现，采样速率高达数吉赫兹。虽然中频采样或射频直采后的数字系统能较好地保证通道一致性以及正交性，但现场可编程门阵列（FPGA）、数字信号处理器（DSP）等硬件平台工作速率通常只能达到200～300 MHz，很难直接对宽带高速信号进行数字下变频处理，二者之间的处理速度差异是处理的技术瓶颈［3-5］。
传统的低通滤波法、数字插值法、坐标旋转数字计算法（Coordinate Rotation Digital Computer,CORDIC）、希尔伯特变换法等［5-10］数字下变频的结构可拓展性较差，其最大可实现工作速率较低，无法满足宽带高速信号的工程实时数字下变频要求。多相滤波法数字下变频［2，11-19］因其硬件资源占用较少、结构易于实现等优势逐渐成为研究热门。
文献［5-6］采用串行结构方法实现传统DDC，数字电路工作频率与采样率保持一致，只适用于采样率较低的情景。文献［7］基于CORDIC算法完成数字下变频的ASIC设计，但缺乏可拓展性。文献［11-12］基于多相滤波原理，简化了混频方式，降低了数字滤波器阶数，优化了资源消耗，但未提及并行化结构设计。文献［2，13-14］将多相滤波法DDC推广至多路并行处理，其最大并行数受限于信号带宽，文中并未针对宽带信号进行分析。文献［15-16］研究了FIR并行滤波的DDC，但并没有给出并行数可配置的具体分析。文献［17］在多相结构中运用了粒子群优化相关的最小均方算法，抑制了噪声信号，并优化了功耗和面积，但其迭代算法的收敛存在不确定性。
本文基于多相滤波结构进行改进，提出了一种可灵活配置并行处理架构的高效数字下变频设计方法，可有效解决高采样率与数字信号处理速率之间的差异，易于工程实时实现。首先，根据带通采样定理，确定系统的最优采样率；接着，根据系统采样率与信号带宽，确定最大无失真抽取倍数，即预处理并行数，对多相滤波法数字下变频进行扩展；最后，根据实际应用中的数字信号处理器件的工作频率，确定细化分并行数，在前级基础上运用滤波器的并行处理结构，进一步降低处理速率以匹配器件的工作速率。本文通过多种信号情况下的计算机理论仿真结果，验证了方法的有效性及灵活通用性，并分析了FPGA工程实现中的滤波器设计、数据处理位宽以及基带输出信号的质量等，表明了方法的工程实用性。
1 传统的数字下变频
如图1所示，传统数字下变频先将采样信号与数控振荡器（Numerically Controlled Oscillator,NCO）产生的正交信号混频，随后经低通滤波器滤除高频分量及带外噪声，最终通过抽取降低数据速率，输出I、Q基带信号。此时，混频器数据速率仍然和模数转换器（ADC）采样率一致，在高中频或射频直采的系统中会对后级滤波器设计、数据传输和信号处理等过程施加较大压力。由于抽取操作位于处理链末端，前端的大量数据会在后续被丢弃，导致计算资源浪费并降低系统效率［19］。
图1 传统DDC的基本实现结构
对于高速宽带信号，无论是在硬件设备限制，还是在软件算法运算，传统数字下变频技术难以做到工程实时实现。FPGA无法用普通I/O引脚匹配接收高速ADC采集信号，并且由于FPGA内部资源的限制，很难直接处理高速率的数据，高速NCO、乘法器、加法器等结构设计较为困难［13］。时钟速率太高会增加时序电路设计的难度，还会影响时序电路的稳定性。多相滤波法因其高计算效率而备受研究关注。
2 基于多相滤波的宽带数字下变频
2.1 多相滤波抽取基本原理
多相滤波本质上是利用相位均分原理将数字滤波器的系统函数分解为若干不同相位的分支，进而实现多路并行滤波处理。
设FIR数字滤波器的冲激响应为h(n)，滤波器长度为N。将冲激响应h(n)排列为D组，假设N为D的整数倍（我们总是可以通过补零的方式实现这一点），则有N = DQ，即每组分支滤波器的长度为Q，处理的数据速率仅为原数据速率的1 D，极大减小了滤波运算量。
多相分解示意图如图2所示。
图2 多相分解示意图
假设Ek(zD)为H(z)的第k个多相分量，并有
可以得到
式中，z-k表示不同的k相分量具有不同相位，其中k = 0,1,2,…,D - 1，因此称之为多相滤波结构。
将多相滤波技术应用至抽取系统中，可以得到多相滤波抽取的直接型结构示意图如图3所示。
图3 多相滤波抽取的直接型结构示意图
根据Nobel恒等式：先进行抽取再滤波与先进行滤波再抽取，这二者是可以等价的［20］。
因此，可以将抽取环节（D倍抽取）移至各分支滤波器之前，多相分量Ek(zD)中的zD变为z，即分支滤波器Ek(n)是对原型滤波器h(n)进行D倍抽取得到，xk(n)是对信号x(n)进行D倍抽取得到的。可以得到多相滤波抽取的高效结构如图4所示。
图4 多相滤波抽取的高效型结构示意图
多相滤波抽取器的分支滤波器位于D倍抽取降采样之后，因而滤波处理只计算需要抽取的样值而避免了不必要的冗余计算，显著降低了乘法器和加法器的处理速度，提高了整个过程的计算效率以及实时处理性。
2.2 免混频设计
假设在高中频直采系统中，模拟中频输入为线性调频信号，具有如下形式：
式中，a(t)为信号的瞬时幅度包络，fi为中频频率，记φ(t) = πKt2。
根据带通采样定理，无混叠下的系统最优采样率fs与中频频率fi、信号带宽B需要满足以下关系：
式中，fL为信号的最低频率，fH为信号的最高频率。
由于最优ADC采样率的选取，使得传统DDC中混频所需的NCO信号可以简化为以下形式：
观察式（5）和式（6）可以发现，随着n = 0,1,2,3,…取值，混频信号周期性地出现0值，并且有效取值总是在1与-1交替。因此，结合多相滤波抽取原理，可以进一步将抽取环节移至信号最前端，适当进行前端信号的抽取，与0值混频的支路则无需进行冗余计算，其他支路只需进行简单的正负取值即可。
传统多相滤波法数字下变频的2倍抽取结构思路［21］如图5所示，通过借鉴该结构可以将数据率降低为原来的一半，但当采样后的信号速率较大时，该结构仍然难以在FPGA上实时实现，还需进一步采用多路并行处理方法，将数据速率继续降低。
图5 多相滤波法2倍抽取DDC结构
为了保证基带分量不混叠，多路并行处理数M需要满足以下关系：
式中，
表示向下取整。
由上述分析可知，将传统多相滤波法数字下变频结构拓展至M路并行处理，对M路抽取后的数据进行有规律的正负取值，即可替代繁杂的混频步骤。其中，对于信号的M 2路偶数抽取统一记作I路同向分量数据，对于信号的M 2路奇数抽取统一记作Q路正交分量数据，对应的I路数据与Q路数据在时间域上有着1/2个样本周期时延差。
2.3 时延补偿与低通滤波设计
传统多相滤波法DDC为了补偿前端信号因为抽取而引入的时延差，会单独设计一个时延滤波器，使得I、Q路在时间域上对齐。然后再设计低通抗混叠滤波器，滤除带外噪声以及高频无用分量。
本文直接设计低通抗混叠滤波器h(n)，将其系数进行多相分解，通过适当选取滤波器系数与信号的对应关系，使得各路上的时延差在实现低通抗混叠滤波的同时直接得以补偿。因此，I、Q支路上滤波器的抽取原则需要与前端信号的抽取原则相反，即I路上前端信号的偶抽取分量x(2n)与原型滤波器的奇抽取分量h(2n + 1)对应，Q路上前端信号的奇抽取分量x(2n + 1)与原型滤波器的偶抽取分量h(2n)对应，这样即可将I、Q路数据的时延补偿与低通抗混叠滤波合并实现。
以两路并行处理为例，如图6所示，根据上述分析的抽取对应原则，I、Q支路上的滤波器系数均为同一原型滤波器规律选取的多相分支，其频响特性相似。
图6 时延补偿与低通滤波改进示意图
在滤波器的设计过程中，可以选择滤波器阶数为多路并行数M的整数倍，以简化各支路系数选取设计。
2.4 并行滤波结构设计
实际中由于采样率和带宽的限制，无失真的M倍抽取多相下变频的速率依旧无法与FPGA的工作速率相匹配，即各支路上的速率fs/M依然大于数字信号处理器件FPGA的最高工作速率fclk，无法做到工程实时实现。因此，需要进一步增加抽取倍数来降低工作速率。
M路各分支进一步需要划分的并行处理数P需满足以下关系：
式中，
表示向上取整。
对于前端数据的正负取值实现免混频步骤，采用更多路并行处理降低工作速率的方式易于实现。而为了降低后续的滤波器计算速率使其匹配前端的数据率，需要设计滤波器的并行处理结构。
可以将问题简化成如何将一个单路滤波过程，扩展至多路滤波并行处理，以提高实时处理能力。以P = 2两路并行滤波为例，如图7所示。
图7 FIR滤波器并行结构示意图（P=2）
借鉴多相分解的思路，从滤波计算的表达式中可以推导出：
式中，*表示卷积运算。式（9）和式（10）表明，FIR全滤波过程可以通过并行处理结构，同时计算处理不同时间顺序输入的多路信号。
如图8所示，通过将信号与滤波器同时划分两路，按照一定的计算规则，可以使得中间的滤波计算过程所需要的处理速率降低一半。
图8 FIR滤波器两路并行实现结构
这一过程实质上可看作是两次2相滤波得到不同时间顺序输出的2倍抽取滤波结果，将其拼接后即可得到完整的全滤波值。
这一思路可以根据实际处理速率需求推广至更多路并行处理结构。
P路滤波并行处理以降低工作速率的分解示意如式（11）所示，其中q = 0,1,2,…,P - 1表示P并行支路。
3 宽带信号数字下变频仿真分析
为了验证本文所提方法的有效可行性，本节针对不同参数的线性调频信号进行了理论仿真，对比了数字下变频前后的信号幅频特性。
假定FPGA的工作频率fclk = 150 MHz，对于输入信号的不同中心频率fi以及信号带宽B，根据式（4）、式（7）、式（8），可以计算得到系统的最优采样率fs、预处理并行数M以及进一步细化分并行数P。具体仿真参数如表1所示。
表1 仿真参数
中心频率fi/MHz 300 600 750信号带宽B/MHz 250 500 1 000采样率fs/MHz 1 200 2 400 3 000预处理并行数M细化分并行数P 4 4 2 2 4 10
为了更有力地说明所设计的多相滤波器并行结构能有效实现抗混叠滤波，考虑在输入中频信号的带外部分加噪，FIR原型滤波器的阻带衰减按45 dB进行设计。同时，为了更充分评估所得基带信号的质量，本文将DDC后的基带信号与理想基带信号进行脉冲压缩分析。不同参数下的仿真结果如图9所示，其中第一列为原型滤波器的幅频特性曲线，第二列为初始输入的中频信号频谱，取原始中频信号的正半边谱与DDC后的基带信号频谱进行对比，第三列为DDC前后归一化频谱对比，第四列为基带信号的脉冲压缩结果图。
图9 不同参数下的并行DDC仿真结果
如表2所示，对脉压结果进一步给出相应的评价指标分析，主要包括冲激响应宽度（Impulse Response Width, IRW）、峰值旁瓣比（Peak Side Lobe Ratio,PSLR）以及积分旁瓣比（Integrated Side Lobe Ratio, ISLR）。结果表明，脉压结果的实际指标与理论值基本吻合，基带信号质量良好。
表2 不同参数下脉压结果的评价指标
理论值实际值( fi,B)/MHz（300,250）（600,500）（750,1 000）（300,250）（600,500）（750,1 000）IRW/m 0.531 6 0.265 8 0.132 9 0.531 2 0.265 6 0.132 8 PSLR/dB-13.26-13.26-13.26-13.249 3-13.250 2-13.262 6 ISLR/dB-9.7-9.7-9.7-9.882 1-9.883 7-9.928 2
如表3所示，将DDC基带信号与理想基带信号之间的方差σ2作为噪声能量的衡量，信号的幅度平方A2作为信号能量衡量，计算等效信噪比SNR = 10 log10 A2/σ2，一定程度上可以表征信号一致性。从仿真结果可以直观地看出，本文方法可根据实际信号情况灵活调整结构，能够有效实现对宽带信号的数字下变频，抑制带外的高频噪声干扰，等效信噪比在37 dB以上。下变频后的基带信号保持与原始信号相匹配的带宽，频谱上无明显杂散点，具有良好的信号一致性。
表3 等效信噪比分析
中心频率fi/MHz 300 600 750信号带宽B/MHz 250 500 1 000等效信噪比SNR/dB 39.062 2 38.067 0 37.941 1
4 宽带信号数字下变频FPGA硬件实现
为了验证本文所提方法的工程实用性，本节基于FPGA进行硬件实现，详细给出了设计过程，分析了工程应用中的滤波器系数量化、运算过程的位宽选择以及资源消耗等问题，并对所得的基带信号进行了脉冲压缩的性能评估。
4.1 总体设计
系统总体设计框图如图10所示。信号生成模块根据实际需求产生固定中心频率以及信号带宽的模拟信号；数据采集模块由于速率达到了数吉赫兹以上，传统的互补金属氧化物半导体（CMOS）和低电压差分信号（LVDS）已经很难满足设计要求，选用基于高速串行接口（SERDES）的JESD204 B接口的ADC，通过最优采样得到数字中频信号；数字处理模块基于FPGA实现并行结构的宽带数字下变频，输出数字基带信号；数据分析模块将数字下变频后的基带信号数据导出至计算机进行分析。
图10 系统总体设计框图
实际应用中，中频接收机可以通过参数估计的技术手段提前接收有用信号并确定相关参数。根据接收估计出的信号参数，我们总是可以预先设定好中频频率fi，利用频率综合器，将接收得到的载频减去固定的中频频率作为本振频率，确保了混频得到的中频频率恒定，进而确定系统最优采样率。信号生成模块的基本实现结构如图11所示。
图11 信号生成模块具体框图
选用的硬件平台及FPGA部分资源情况如表4和表5所示。主控采用Xilinx公司Zynq Ultra-Scale+ MPSOC系列的XCZU19EG，ADC芯片采用ADI公司的AD9689，支持JESD204B编码串行数字输出，二者使用FMC连接器进行电气连接。时钟芯片采用ADI公司的HMC7044，支持配有并行或串行（JESD204B型）接口的高速数据转换器，其SYSREF有效中断可简化JESD204B同步。
表4 硬件平台
硬件平台FPGA ADC时钟芯片型号XCZU19EG AD9689 HMC7044
表5 FPGA部分资源
FPGA资源系统逻辑单元DSP Slices查找表LUT触发器FF数量1 143 450 1 968 522 720 1 045 440
此处以雷达数字中频接收机为例来说明本文方法在FPGA上的硬件实现。考虑输入信号为线性调频信号，具体参数如表6所示。
表6 信号参数
参数中心频率fi信号带宽B脉冲宽度Tp参数值300 MHz 250 MHz 50 μs
FPGA数字处理模块的功能框图如图12所示。通过SPI协议配置ADC以及时钟芯片的寄存器，完成时钟生成与同步。利用JESD204B IP核接收ADC采集到的数据，经数据解析模块以8通道形式并行输出，实现降速率处理来匹配FPGA频率。通过正负取值模块实现下混频，接着进入多相并行滤波模块完成低通抗混叠滤波，最后通过内嵌逻辑分析仪（Integrated Logic Analyzer,ILA）抓取所得的基带信号，并将数据导出至文本文件以供后续在计算机进行信号分析。具体实现的FPGA Block Design架构如图13所示。
图12 FPGA数字处理模块的具体功能框图
图13 FPGA Block Design架构图
4.2 数字下变频并行结构的具体实现
由表5的设计参数，结合式（4），根据带通采样定理，选取无混叠的最优ADC采样率为fs = 4fi =1.2 GHz。
设定FPGA的工作频率fclk = 150 MHz，在每个FPGA时钟周期，会收到8个数据，ADC接口需要将串行的高速数据转换为并行的8组，保证每组的速率与FPGA时钟匹配，即实现8抽取降速率。此时数字下变频结构需要灵活适应8并行结构完成高效处理。
根据式（7），由于采样率与带宽的限制，要使恢复出的基带分量不出现失真，则前端数据最大抽取 倍数 为
，即至多进行无失真4倍抽取的传统多相滤波法DDC。
因而，根据多相滤波原理，可以得到无失真4倍抽取的传统多相滤波法DDC多路扩展结构如图14所示。
图14 4路并行处理DDC结构
可以看到，此时I、Q路混频信号中周期性地出现0值，并且有效取值总是在1与-1交替。因此，在后续进行低通抗混叠滤波的多相结构运算中，经过抽取后的信号由于混频时与0值相乘而无需进行冗余计算，其他多相分支只需进行简单的正负取值即可完成混频步骤。
因此，可以得到简化过后的无失真4倍抽取多相滤波法DDC结构如图15所示。
图15 简化过后的4路并行处理DDC结构
虽然经过上述处理能够有效降低每条支路上的处理速率，但是此时的数据速率仍然高达fs/M =1.2 GHz/4 = 300 MHz，与FPGA的工作时钟无法匹配，难以实时实现。若直接进行8抽取的多相滤波法下变频，虽然数据速率能够降低到与FPGA工作时钟相匹配的150 MHz，但是基带频谱会出现混叠失真。因此，还需进一步利用2.4节所设计的高效并行结构，以“面积换速度”的方法降低运行速率。
根据式（8），将2.4节的滤波器并行结构运用至无失真4倍抽取的多相滤波数字下变频中，则可进一步实现8路数据的并行处理，使得各支路的数据速率与FPGA的工作速率相匹配。
其中一路的实现结构如图16所示，其他支路类似。
图16 高效并行实现结构实现DDC（其中1相分支）
4.3 滤波器系数设计
利用Matlab中的滤波器设计和分析工具（Filter Design and Analysis Tool, FDATool）设计原型低通滤波器，并进行性能分析。预期的滤波器设计指标如表7所示。
表7 滤波器的设计指标
参数采样率通带截止频率阻带截止频率阻带衰减参数值1.2 GHz 150 MHz 175 MHz 45 dB
一般来说，滤波器的阶数越高，其过渡带越陡峭，阻带衰减也越大。但是，过高的阶数也会增加滤波器的复杂度和计算量。同时，FIR滤波器还具有群延迟特性，通过FIR滤波后各频率分量的延迟为一相同的常数，系统的群延迟为
式中，N为FIR滤波器阶数。因此，滤波器阶数过高还会导致系统的群延迟偏大。
PC机上设计理想滤波器的系数是以双精度浮点数的形式给出，可认为没有量化误差。在FPGA中实现浮点数运算非常繁琐，因此还需要对滤波器系数选择合适的量化位数进行定点数转换，将其存储在有限位数的寄存器中。量化位数过低会使得量化误差偏大，系统函数的零极点位置将会发生偏移，使得频率响应偏离理论设计，直接影响到滤波器的性能；选择较高的量化位数，可以有效减少量化误差，但在FPGA硬件实现时所需要的存储和计算资源也越多。
利用等波纹最佳逼近法设计FIR滤波器，根据表7中的设计指标，确定滤波器阶数为128阶，不同量化位数下的滤波器频率响应如图17所示。
图17 不同量化位数下的滤波器频率响应
由上述分析综合考虑滤波器性能和硬件资源，将滤波器系数进行12位定点数量化，可以较好地满足实际需求。
4.4 数据位宽设计
在正负取值模块以及并行滤波模块中，需要对数据完成多次的乘加运算。为了保证数据处理过程中不产生溢出现象，同时又不过多浪费资源，我们必须合理设计各个数据位宽。
对于两个无符号操作数进行乘加运算，结果可能产生的最大位数如表8所示。
表8 乘加运算的最大可能位宽
加法运算max{N1，N2}+ 1操作数1 N1操作数2 N2乘法运算N1 + N2
FIR滤波运算的本质是对输入信号进行移位、寄存、相乘、相加的过程。ADC数据通过符号扩展为16位，在正负取值模块中并不会产生运算结果的溢出。在并行滤波模块中，对于16位的输入信号与12位的滤波器系数相乘的结果，采用16+12=28位的最大可能位宽进行记录。考虑到4.3节设计的原型滤波器为128阶，并行滤波模块中分为了8路多相分支进行处理，因此每一个多相分支滤波器的阶数即为16阶，此时输出数据将由16个抽头数据相加所得，输出最多产生log216 = 4个进位。结合图14和图16分析，最终输出I/Q基带信号时还需经过2次加法运算，因此数据位宽最大可能达到28+4+2=34位。
根据上述分析，运算的中间变量均采用全位宽进行设计，不会有任何的精度损失。实际上最终输出的结果受到系统位宽的限制，可以根据输入信号的范围、系统要求等进行相应的位宽截取。本文设计中，整个处理过程可视作一个线性系统，通过分别求取系统输入输出的最大值，其比值即为系统增益，在全位宽系统输出结果中进行相应的移位放缩即可。
4.5 实验结果及分析
使用频率综合器产生频率范围为9～9.25 GHz的线性调频信号作为射频输入，模拟信号发生器产生固定频率为8.825 GHz的单频信号作为本振，二者通过模拟混频器产生如表6参数所示的中频信号。实验测试场景如图18所示。
图18 实验测试场景图
频谱仪测量中频信号频谱如图19所示，扫频范围为175～425 MHz，幅频特性平坦，输出幅度大致在0 dBm。
图19 中频信号频谱测量
ADC直采中频信号，基于FPGA实现本文所提出的宽带数字下变频多路并行实现方法。在FPGA开发软件Vivado中，通过ILA捕获最终并行输出的基带I/Q信号波形如图20所示。
图20 ILA捕获基带信号波形图
FPGA综合实现后的资源使用情况如表9所示。
表9 FPGA资源使用情况
资源查找表LUT触发器FF DSP Slices使用数4 809 2 752 256
为了方便进行基带信号的深入分析，将FPGA输出的基带信号数据通过ILA导出至Matlab，其频谱如图21（a）所示。
图21 ILA基带信号
在雷达的回波模拟或干扰生成等领域，我们通常还需要对基带信号作进一步的信号处理，数字基带信号的质量将直接决定后续算法的处理性能。为了更好地评估基带信号的质量，本文将FPGA得到的基带信号与理想的基带信号进行脉冲压缩，如图21（b）所示。
实验结果表明，采用本文设计方法能够灵活适应宽带高速信号的数字下变频，有效降低了传统数字下变频的工作频率，同时保证了硬件资源消耗较低，能够满足工程应用需求。
对脉压结果进一步给出相应的评价指标分析，如表10所示。理论计算脉压后的3 dB冲激响应宽度IRW约为0.886 × c/2/B = 0.531 6 m，理想的sinc函数第一副瓣电平约为-13.26 dB，积分旁瓣比ISLR约为-9.7 dB。表10结果表明，FPGA实测结果的指标与理论计算指标基本吻合，脉压性能良好，可以满足系统对基带信号的质量要求。
表10 基带信号脉冲压缩的评价指标
IRW/m 0.564 5 PSLR/dB-13.052 0 ISLR/dB-9.134 3
在实际处理过程中通常需要对脉压结果抑制旁瓣，防止强目标回波的旁瓣过高而淹没弱目标的主瓣，避免出现伪距目标甚至遮挡真实目标。因此，本文选取雷达脉压处理中常用的汉明窗为窗函数，将实际的加窗结果和理想结果进行比较，如图22所示。
图22 ILA基带信号脉冲压缩的加窗结果
计算加窗后的各项评价指标如表11所示。可以看到，加窗后的冲激响应宽度IRW均有一定程度的展宽，理想脉压结果加汉明窗后的第一副瓣电平可以达到约-41 dB，实测结果由于ILA采集点数有限以及触发时刻等原因，基带信号带内略有起伏，其PSLR约为-36.3 dB，总体性能较好。后续可以考虑改善射频和中频电路的幅频通道特性，或者采用该基带信号作为参考信号，以提高脉压旁瓣性能。
表11 基带信号脉冲压缩加汉明窗后的评价指标
测试条件理想加窗实测加窗IRW/m 0.781 2 0.789 3 PSLR/dB-40.987 2-36.259 1
5 结束语
针对高中频采样或射频直采下的宽带信号，采样率远高于FPGA的极限工作频率，传统DDC方法无法满足工程实时处理的要求。本文基于多相滤波法进行改进，提出了一种可灵活配置并行处理结构的数字下变频方法，可以适应宽带信号的高采样率与处理速率之间的差异，有效提高了系统处理速率，资源消耗较低。针对不同信号情况进行了计算机理论仿真，同时基于FPGA完成了硬件实现，详尽给出了实际工程中需要分析的滤波器设计、数据处理位宽、资源消耗等问题，最终对处理所得的基带信号进行了脉冲压缩性能分析，为后续雷达成像奠定了良好的基础。结果表明，本文方法兼具可灵活拓展性、通用性、工程实用性的特点，对于雷达接收系统、回波模拟或干扰生成等领域具有实际工程应用与参考价值。
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